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Conception VHDL et implantation FPGA d'architectures parallèles d'algorithmes de décodage des codes correcteurs d'erreurs / El Haroussi Mustapha

Public ISBD Titre : Conception VHDL et implantation FPGA d'architectures parallèles d'algorithmes de décodage des codes correcteurs d'erreurs Type de document : thèse Auteurs : El Haroussi Mustapha, Auteur Année de publication : 2013 Langues : Français (fre) Index. décimale : Doct/187 Résumé : L’étude menée dans le cadre de cette thèse consiste à développer, concevoir et implanter de nouvelles architectures des différents algorithmes applicables dans le domaine des télécommunications, surtout dans le domaine de codage/décodage canal. Nous essayons de tirer parti des avancées technologiques et des nouvelles méthodes de conception, afin de proposer des solutions architecturales réalisables dans le contexte technologique et méthodologique actuel. De plus, nous nous plaçons dans le domaine applicatif de la correction d’erreurs à très haut débit. En effet, la conception et la synthèse VHDL de ces architectures, montre que le choix d’une architecture pipeline et/ou parallélisée, permet d’avoir un circuit FPGA moins complexe avec un débit élevé. Dans la première partie de cette étude, nous avons étudié la conception d’une architecture "codeur/décodeur" de code Reed-Solomon (15, k, d) et d’une architecture sans mémoire du décodeur SISO entièrement parallèle (DSEP) de code BCH(31, 26). Pour la deuxième partie, nous avons traité une architecture pour des décodeurs SISO pour des codes DSC(21, 11), DSC(73, 45) et nous avons proposé une nouvelle conception de l’architecture du turbo décodeur entièrement parallèle du code produit DSC (21; 11)2. L’étude de décodage itératif des codes simples à logique majoritaire en une étape et son implantation sur FPGA ont fait l’objet de la dernière contribution dans ce travail. Toutes les architectures proposées sont implantées sur FPGA en utilisant le logiciel Quartus II de Altera. Conception VHDL et implantation FPGA d'architectures parallèles d'algorithmes de décodage des codes correcteurs d'erreurs [thèse] / El Haroussi Mustapha, Auteur . - 2013. Langues : Français (fre) Index. décimale : Doct/187 Résumé : L’étude menée dans le cadre de cette thèse consiste à développer, concevoir et implanter de nouvelles architectures des différents algorithmes applicables dans le domaine des télécommunications, surtout dans le domaine de codage/décodage canal. Nous essayons de tirer parti des avancées technologiques et des nouvelles méthodes de conception, afin de proposer des solutions architecturales réalisables dans le contexte technologique et méthodologique actuel. De plus, nous nous plaçons dans le domaine applicatif de la correction d’erreurs à très haut débit. En effet, la conception et la synthèse VHDL de ces architectures, montre que le choix d’une architecture pipeline et/ou parallélisée, permet d’avoir un circuit FPGA moins complexe avec un débit élevé. Dans la première partie de cette étude, nous avons étudié la conception d’une architecture "codeur/décodeur" de code Reed-Solomon (15, k, d) et d’une architecture sans mémoire du décodeur SISO entièrement parallèle (DSEP) de code BCH(31, 26). Pour la deuxième partie, nous avons traité une architecture pour des décodeurs SISO pour des codes DSC(21, 11), DSC(73, 45) et nous avons proposé une nouvelle conception de l’architecture du turbo décodeur entièrement parallèle du code produit DSC (21; 11)2. L’étude de décodage itératif des codes simples à logique majoritaire en une étape et son implantation sur FPGA ont fait l’objet de la dernière contribution dans ce travail. Toutes les architectures proposées sont implantées sur FPGA en utilisant le logiciel Quartus II de Altera.

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Code barre	Cote	Support	Localisation	Section	Disponibilité
Doct/187	Doct/187 ELH	Texte imprimé	unité des thèses	UFR Doctorat	Disponible